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clock: update device frequency getter function
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bcec028b0f
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@ -783,15 +783,25 @@ u32 clock_get_osc_freq()
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u32 clock_get_dev_freq(clock_pto_id_t id)
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{
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u32 val = ((id & PTO_SRC_SEL_MASK) << PTO_SRC_SEL_SHIFT) | PTO_DIV_SEL_DIV1 | PTO_CLK_ENABLE | (16 - 1); // 16 periods of 32.76KHz window.
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const u32 pto_win = 16;
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const u32 pto_osc = 32768;
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u32 val = ((id & PTO_SRC_SEL_MASK) << PTO_SRC_SEL_SHIFT) | PTO_DIV_SEL_DIV1 | PTO_CLK_ENABLE | (pto_win - 1);
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CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL) = val;
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(void)CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL);
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usleep(2);
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CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL) = val | PTO_CNT_RST;
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(void)CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL);
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||||
usleep(2);
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CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL) = val;
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||||
(void)CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL);
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||||
usleep(2);
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||||
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||||
CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL) = val | PTO_CNT_EN;
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usleep(502);
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(void)CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL);
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usleep((1000000 * pto_win / pto_osc) + 12 + 2);
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while (CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_STATUS) & PTO_CLK_CNT_BUSY)
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;
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@ -799,9 +809,11 @@ u32 clock_get_dev_freq(clock_pto_id_t id)
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u32 cnt = CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_STATUS) & PTO_CLK_CNT;
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CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL) = 0;
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(void)CLOCK(CLK_RST_CONTROLLER_PTO_CLK_CNT_CNTL);
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usleep(2);
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u32 freq = ((cnt << 8) | 0x3E) / 125;
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u32 freq_khz = (u64)cnt * pto_osc / pto_win / 1000;
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return freq;
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return freq_khz;
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}
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@ -217,7 +217,7 @@
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#define OSC_FREQ_DET_BUSY BIT(31)
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#define OSC_FREQ_DET_CNT 0xFFFF
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||||
/*! PLLs omitted as they need PTO enabled in MISC registers. Norm div is 2. */
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/*! PTO IDs. */
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typedef enum _clock_pto_id_t
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{
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CLK_PTO_PCLK_SYS = 0x06,
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@ -241,6 +241,9 @@ typedef enum _clock_pto_id_t
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CLK_PTO_SDMMC4 = 0x23,
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CLK_PTO_EMC = 0x24,
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CLK_PTO_CCLK_LP = 0x2B,
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CLK_PTO_CCLK_LP_DIV2 = 0x2C,
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CLK_PTO_MSELECT = 0x2F,
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||||
CLK_PTO_VIC = 0x36,
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@ -323,6 +326,32 @@ typedef enum _clock_pto_id_t
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|||
CLK_PTO_XUSB_SS_HOST_DEV = 0x137,
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||||
CLK_PTO_XUSB_CORE_HOST = 0x138,
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||||
CLK_PTO_XUSB_CORE_DEV = 0x139,
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||||
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||||
/*
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||||
* PLL need PTO enabled in MISC registers.
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||||
* Normal div is 2 so result is multiplied with it.
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*/
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CLK_PTO_PLLC_DIV2 = 0x01,
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||||
CLK_PTO_PLLM_DIV2 = 0x02,
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||||
CLK_PTO_PLLP_DIV2 = 0x03,
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||||
CLK_PTO_PLLA_DIV2 = 0x04,
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||||
CLK_PTO_PLLX_DIV2 = 0x05,
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||||
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||||
CLK_PTO_PLLMB_DIV2 = 0x25,
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||||
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||||
CLK_PTO_PLLC4_DIV2 = 0x51,
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||||
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||||
CLK_PTO_PLLA1_DIV2 = 0x55,
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||||
CLK_PTO_PLLC2_DIV2 = 0x58,
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||||
CLK_PTO_PLLC3_DIV2 = 0x5A,
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||||
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||||
CLK_PTO_PLLD_DIV2 = 0xCB,
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||||
CLK_PTO_PLLD2_DIV2 = 0xCD,
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||||
CLK_PTO_PLLDP_DIV2 = 0xCF,
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||||
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||||
CLK_PTO_PLLU_DIV2 = 0x10D,
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||||
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||||
CLK_PTO_PLLREFE_DIV2 = 0x10F,
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||||
} clock_pto_id_t;
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||||
|
||||
/*
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||||
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